7月18日，2026世界人工智能大会（WAIC）期间，一场名为“重构算力”的产业链接会在张江科学会堂拉开帷幕。这场由观察者网与WAIC CONNECT联合主办、半导体行业观察协办的产业论坛，汇集了十余家算力产业链上下游企业的核心高管。议题只有一个：当AI算力的供需结构正在发生根本性变化，产业链上的每一环该怎么接招？
在当天下午的议程中，杭州微纳核芯电子科技有限公司发起人兼首席科学家叶乐做了主旨演讲。微纳核芯脱胎于北京大学实验室、在ISSCC上多次刷新存算一体领域纪录，正用一种叫做“三维存算一体”的架构创新，回答整个行业都在追问的核心问题——当先进工艺被卡住、算力芯片产能又跟不上的时候，中国AI算力的路到底该怎么走？
过去两年，“算力焦虑”几乎成了国内AI产业的集体情绪。大模型参数量指数级攀升，推理需求从云端向端侧全面渗透，整个行业对算力芯片的渴求已经到了“有钱都买不到货”的程度。但在叶乐看来，单纯地“堆更多GPU”并不能真正解决问题，瓶颈出在更底层的地方。
“传统架构里，存储芯片和计算芯片是分开的两颗芯片，它们之间的数据搬运带宽非常有限。”叶乐解释道，这个带宽瓶颈直接制约了大模型推理中最核心的指标——Token率，也就是每秒能产生多少个Token。换句话说，不管你往系统里塞多少颗GPU，数据在存储和计算之间"搬来搬去"的速度上不去，推理的天花板就摆在那里。
这还只是第一层问题。第二层更要命：想要提升算力密度，传统的冯诺依曼架构——无论是GPU还是NPU——都严重依赖工艺节点的先进程度。7纳米及以下的先进工艺，一方面受国际形势限制，另一方面国产产能也远远不够，供需之间形成了一个巨大的剪刀差。叶乐坦言，这个矛盾在今天的中国芯片行业里几乎是结构性的。
杭州微纳核芯电子科技有限公司发起人兼首席科学家叶乐
微纳核芯给出的答案，是一套“三层叠加”的架构创新方案。
第一层是3D近存。通过混合键合技术，把存储器的晶圆和计算芯片的晶圆进行三维堆叠，数据搬运距离从传统的毫米量级骤降到微米量级。叶乐给出了一组直观的数据：这种架构下，存储与计算之间的带宽比传统方案提升了一个数量级，Token率随之获得同等幅度的跃升。而由于数据“跑”的距离大幅缩短，搬运功耗也显著降低——这一点对功耗敏感的端侧设备来说尤为关键。
但光靠近存还不够。带宽瓶颈解决了，计算芯片本身的算力密度怎么办？如果底下那颗计算芯片还是传统GPU或NPU架构，依然逃不开对先进工艺的依赖。这就引出了第二层创新：数字域SRAM存算一体。
叶乐介绍，经过多年迭代积累，微纳核芯的数字域SRAM存算一体技术，在同等工艺节点上能把算力密度提升到传统NPU和GPU架构的四倍以上。这意味着什么？用相对成熟的工艺，就能达到先进工艺才能实现的算力水平。
“这对中国芯片行业的意义是很直接的，”叶乐说，“我们可以用更便宜的工艺、更充足的产能，去满足客户的算力需求，而不是在先进工艺的产能瓶颈里干等。”
第三层是RISC-V异构架构。大模型虽然底层的矩阵运算相对固定，但模型本身每一两个月就在快速迭代，芯片必须具备一定的通用性才能跟上节奏。微纳核芯为此搭建了一套完整的RISC-V存算一体异构架构，配合自研的指令集、算子库和编译器，形成从硬件到软件的全链条解决方案，解决了存算一体芯片在计算完备性和生态适配上的短板。
这三层创新层层递进，又互为支撑——3D近存破解带宽瓶颈，SRAM存算一体破解工艺依赖，RISC-V异构架构破解生态困局。叶乐把它归纳为“三维存算一体”，在他看来，这不是对传统架构的修修补补，而是“换一个思路来解决问题”。
学术背景出身的叶乐，对“论文到芯片量产之间隔着一百个坑”这个说法有着切身体会。在专访中，他用了一个生动的类比来描述这道鸿沟。
“创新就好比参加奥运会的单项比赛，你跑100米拿到一个单项冠军就行。但工程不是——工程要的是全能冠军，你不仅短跑要快，长跑也要好，跳远跳高都得行。”叶乐说，“科研往往是单项冠军比赛，而工程要的是全能冠军。”
这只是差距的一个维度。叶乐接着抛出了第二个类比：科研像运动员破世界纪录，一辈子有一次巅峰就够了，“我们只取最好值”；但做工程恰恰相反，客户要的不是你最好的那一次，而是每一次都稳定可靠。“芯片你是成批次卖出去的，几万颗、几十万颗、上千万颗，每一颗的性能都要保持一致。工程取的不是最优值，而是最差值。”
存算一体之所以在量产环节难度格外大，还有一个特殊原因：它几乎是全链条的“开荒”。从底层的定制化电路，到微架构、NPU架构、SoC架构，再到指令集、算子库、编译器、软硬件协同设计——每一环都是从零开始搭建，没有现成的工程经验可以借鉴。叶乐用“开荒”来形容这个过程：不仅每项指标都得做到极高水平，还得同时兼顾量产的可靠性、良率和一致性。
“我们很早就意识到科研和量产之间的这道鸿沟，所以过去几年花了很多精力专门去啃这些硬骨头。”叶乐说得很平实，但这句话背后的工程投入量，恐怕只有做过芯片量产的人才能真正体会。事实上，微纳核芯从北大实验室走出来到今天，一路走来的每一步，都是在验证一件事：存算一体这条技术路线，到底能不能从论文里走到客户手里。
在市场策略上，微纳核芯的选择多少有点“反直觉”——他们把第一个商业化突破口选在了AI手机。据了解，公司目前已经在同时与多家手机龙头企业和大模型公司推进“芯模联动”合作，试图在端侧AI这个窗口期有限的赛道上抢占先机。
“我们在2024年全力推进三维存算一体商业化的时候，最早选的就是端侧场景，尤其是AI手机。”叶乐回忆道。这个判断在当时并非行业共识，但到了2026年的今天，端侧AI的爆发已经成为业界公认的趋势。
但为什么偏偏选手机？叶乐的逻辑很清楚：因为手机是门槛最高的场景。AI手机不仅要求大模型推理速度够快，还有一道绝对的功耗红线——功耗一旦超过手机能容忍的上限，就直接出局。能同时满足这两个条件的芯片方案，放眼全行业也屈指可数。
“我们要做正确且难的事情，先从最难的场景切入。”叶乐说，“如果手机这块最硬的骨头啃下来了，往其他场景扩展就是从高地往下打——PC、算力盒子、具身智能、AI NAS、边缘设备，这些相对来说都会容易很多。”
值得注意的是，微纳核芯并没有把自己局限在端侧。叶乐透露，公司几乎在同一时间也瞄准了云端大模型推理市场。这个决策背后有一个重要的行业变量：从2026年初开始，云端AI的增量需求中，有超过九成集中在大模型推理上。这跟过去几年以训练为主的格局有了本质区别——推理场景对通用性的要求相对较低，反而对Token率和能效比更敏感，而这恰恰是三维存算一体架构的强项。
“云端现在的问题是什么？有钱买不到芯片。”叶乐阐述，“不管是海外的还是国产的，先进工艺产能就这么多。我们的机会在于，三维存算一体能用产能充足的成熟工艺，做出Token率很高、功耗又低的推理芯片。客户需要的不只是纸面算力，而是能稳定供货的算力。”
这个“端云并进”的策略背后，实际上是同一套技术架构在不同场景的复用。三维存算一体的核心优势——高Token率、低功耗、不依赖先进工艺——在端侧和云侧恰好对应着不同的痛点，但解决方案的底层逻辑是一致的。这种架构层面的“一鱼多吃”，给了微纳核芯同时覆盖两条赛道的技术底气。
除了产品本身，微纳核芯还在做一件看起来“吃力不讨好”的事——牵头制定全球首个RISC-V存算一体标准。
叶乐介绍，中国RISC-V工作委员会已任命微纳核芯作为RISC-V存算一体应用组的组长单位，负责牵头制定存算一体领域的指令集标准和算子库规范。目前已有二十多家产业链企业参与其中。在全球范围内，存算一体的指令集和算子库至今没有形成统一标准，微纳核芯正试图在这个空白地带率先立下规则。
但叶乐并不讳言，这件事从短期利益的角度来看，对公司其实是“不划算”的。“涉及到大量公益性的工作，而且指令集发得早，等于暴露了我们底层架构的信息，竞争对手可能会基于此走捷径来快速追赶。”
既然如此，为什么还要做？叶乐的回答很坦诚：“你要看长期。”
微纳核芯的逻辑链条是这样的：算力从来不只是芯片的事，芯片上面天然挂着编译器、工具链和整个软件生态。存算一体作为一条全新的技术路线，如果没有人率先做标准建设，下游客户就很难基于这类芯片做应用开发，做软件优化、算子优化和编译器优化的第三方也缺乏统一的接口和框架。生态立不起来，再好的芯片也只是实验室里的成果。
“如果我们作为龙头企业能提前多做一些公益性的事情，推动指令集和算子库的标准化，受益的是整个产业链。”叶乐说，“下游客户有了更好的生态来做开发，第三方软件公司也可以基于开放的标准来做贡献，这对存算一体技术的整体发展是有利的。”
至于竞争壁垒的问题，叶乐表现出了一种底气：“只要我们的创新走得足够前，不断推陈出新，追赶者最多也就是follow我们的脚步。做标准需要持续的创新能力作为支撑，而我们对自己的持续迭代能力是有信心的。”在他看来，中国AI芯片产业当前最缺的一环，恰恰不在芯片本身，而在于围绕新架构的生态还远远没有建立起来。标准化的缺位，让上下游企业各自为战，这是整个行业必须跨过去的一道坎。
站在2026年的时间节点回望，AI算力产业正经历一次深层的结构性重塑。训练时代对算力的“暴力堆叠”正在让位于推理时代对效率和能效比的精细追求；先进工艺的供给约束迫使行业重新审视架构创新的价值；端侧AI的爆发则打开了一个全新的、对功耗和成本更加敏感的市场空间。
微纳核芯的故事，折射的正是这场结构性转型中一种值得关注的路径：不在工艺节点的竞赛中硬拼，而是从架构层面做根本性的换道。三维存算一体技术能否真正在大规模商业化中兑现其在实验室里展现的潜力？这个问题的答案，还需要市场和时间来验证。但至少，在这场全行业的“算力重构”中，微纳核芯提供了一个不同的思考维度：有时候，解决问题的方式不是把旧路铺得更宽，而是另辟一条新路。